近日，环球网发布一篇名为《温晓君谈14nm芯片量产：曙光就在眼前》的采访文章，里面提及我国国产芯片的最新研究进展，环球网还采访了中国电子信息产业发展研究院电子信息研究所所长温晓君。
文章中温晓君向记者详细介绍了14nm芯片的发展以及现状，并直言：“国产14纳米芯片有望在明年实现量产，国产芯片已经迎来最好的时刻”，目前原报道已经删去这句话，但这句话引起的激烈讨论却还在网络上持续发酵。
6月24日，知名画师，“最强打脸王”乌合麒麟转发原博主菊厂影业Fans的写文，同时原博主转发时还写了一段话，他爆料称海思生产的芯片叠加“1+1大于2”，能把“两个低制程芯片进行叠加优化”，“14nm芯片经过优化和新技术支撑可以比肩7nm性能”，并称“功耗和热度不错”。
而乌合麒麟转发这一条微博时自豪宣称“封锁着封锁着我们就什么都有了”。
于是另外一位数码类博主Blood旌旗发文嘲讽道：“可以将14nm芯片进行双芯叠加...将叠加性能提升至比肩7nm芯片的程度，并且功耗发热也很不了错。”......emmm，让我想起了“两杯50度的水，倒在一起成了100度”。
Blood旌旗为代表的网友们认为乌合麒麟“什么都不懂瞎沸腾”，更有网友直接批评称其 “对国产芯片的盲目吹捧会阻碍行业进步”“以一己之力毁了国产芯片发展”。
于是一时间大量数码博主起来质疑，乌合麒麟不得不重新发布了一个“严谨版本”，同时称“我国产芯片的草稿都起好了，实现量产那天我得好好吹一波”。
面对质疑者提出的“过于乐观”的批评，乌合麒麟回应强调“中国芯片这些年的进步是该沸腾的，最终实现量产是该大沸腾的”。
但是仍旧有许多数码博主和网友不买账。
最后，乌合麒麟不得不发表道歉声明，随即又被微博网友指出不够诚恳、阴阳怪气。不同观点的双方几番争论后，乌合麒麟撤回两次道歉，直接对线，要“从科学和逻辑的角度论述一下这件事”。
乌合麒麟称，查阅资料后他认定，这种芯片叠加技术确实存在，叫“3D封装”，并称“英特尔正是靠着这种3D堆叠技术把14nm芯片的功效和台积电7nm甚至5nm的功效打得有来有回的”。
并且他还贴出了自己查阅的资料：
紧接着微博又掀起一阵大争论，谁都不服谁。
作为专业的半导体人士我只想说，各位不要用你的认知水平来讨论半导体技术，这就郭德纲当年那个段子：火箭应该烧，还应该是精煤一样可笑。
Blood旌旗这种数码类博主平日除了玩玩数码，搞搞消费电子产品测评尚可，对半导体高精尖工艺根本一窍不通。
这次洒家力挺乌合麒麟，没毛病。
至于为什么两个14nm工艺合一起能做出媲美7nm的芯片？让洒家给你们好好上一课！
摩尔时代是不是已经结束了？
聊起芯片问题，不可避免的要说道摩尔定律，这一条在集成电路行业被奉为圭臬的著名定律。但是很多人根本无法正确理解摩尔定律背后的真正含义
摩尔定律，起源于英特尔创始人——戈登摩尔。1965年，戈登摩尔准备一个关于计算机存储器发展趋势的报告，在他开始绘制数据时，发现了一个惊人的趋势。每个新的芯片大体上包含其前任两倍的容量，每个芯片产生的时间都是在前一个芯片产生后的18~24个月内。
后摩尔定律略微修改，变成大家所熟知的集成电路行业最知名的定律：
每隔18个月，同样面积内晶体管数量翻倍，但是价格不变。根据摩尔定律我们可以得到以下两条结论：
结论1、每隔18个月，单位面积内晶体数量翻倍，这意味着性能也翻倍了。
结论2、价格不变，等同于同样价格买到晶体管数量也翻倍了，这意味着单个晶体管成本降低了一半。
但是这定律的背后还隐藏有两个陷阱。
陷阱一：晶体管面积翻倍的背后是耗大幅提升，发热量也翻倍了。晶体管数量翻倍带来的巨大发热量，导致芯片内部变成一个大火炉，这个问题一直制约着晶体管数量的翻倍，可以说业内一直寻找各种各样的办法与发热量做斗争。
陷阱二：随着晶体管不断微缩，其工艺越来越复杂，目前最先进的7nm，5nm工艺，其栅极宽度已经接近极限，“短沟道效应”已经非常严峻，要解决这些问题，需要投入天文数字一般的研发费用，来研发新材料和新设备，而且还不一定能解决这个问题。而这些天文数字般的研发费用，以及建厂费用和芯片制造费用，如果平摊到单个晶体管成本其实成本是不降反升。
事实上从22nm工艺开始，单个晶体管成本以及趋于极限，摩尔定律第二条结论已经宣告结束，从这个角度而言，摩尔定律第二结论已经死亡。
因此摩尔定律想要维持下去的，必须解决这两个问题。
一、物理极限的技术问题：
无论实际商业化的技术是5nm，未来可能还有3nm，2nm，甚至1nm，但是实际上技术升级的空间已经变的很小了，因为不断的微缩的晶体管已经快要逼近物理极限，特别是晶体管的特征尺寸——栅极宽度已经小到真的很难控制了。
甚至未来的GAA，MBCFET等立体晶体管结构的来给摩尔定律续命，但是迟早有一天会达到硅材料的极限。不可能永无止境的去缩微晶体管尺寸和增加晶体管密度。
所有人都知道迟早有一天，微缩工艺会卡在某个物理极限节点而无法前进。
二、成本高昂的商业问题：
摩尔定律的第二条，单个晶体管成本不断降低，换言之付出同样的价格，可以买到性能更强的芯片，但是随着工艺逼近极限，在巨大的研发费用和建厂成本下，芯片生产成本不降反升。
换言之，想要延续后摩尔定律需要，必须拿这几个问题开刀。
互联新材料，工艺新革命
芯片内部结构非常复杂，但是大致可以分为，两个部分，体硅层——这里埋着各种晶体管。
下图中的M1层
第二金属互联层，互联层作用是把晶体管和源端，漏端，以及栅端连接起来，这样就能控制数量庞大的晶体管工作，通过金属互联层，信号得以相互传递。
下图中的M3-M13层
而上文所提到的芯片内部的发热量，一大半来自金属互联层，因为但凡电流经过，将会不可避免的带来损耗，在这么小的距离电子会莫名其妙的跑到其他地方去（隧穿效应），因此就带走了能量，这就会导致其发热，所以为了解决金属互联层发热问题各大晶圆制造公司想尽了各种办法。
最早的6英寸金属层用的是铝，8英寸开始用钨来局部替代铝（主要是通孔钨的VIA工艺），接着12英寸开始用铜互连全面替代铝互连。然后在金属层外围阻挡层上尝试各种材料，试图让跑出去的电子少一点，损耗少一点，发热小一点。比如在包裹在互联层外部的阻挡层沉积各种介质材料（TaN，氮化钽），让跑出去的电子尽可能的少，其他还例如用钼来做电极连接点材料，整体降低互联层的发热量。
目前铜材料的潜力也基本被挖掘差不多了，于是开始尝试其他材料，例如英特尔尝试钴（Co）互联，进一步降低了损耗。
而台积电更激进准备在1nm工艺上用铋互联。
为什么英特尔，台积电热衷于折腾这些互联材料？因为没办法，金属互联层的发热问题实在是令人头疼。
除此之外，应用材料也配合各大晶圆制造公司搞出“新武器”，一种全新的金属互联层制造设备，确保互联层的工艺效果更佳完美。
Endura®Copper Barrier Seed IMS™，这是应用材料全新开发的一种互联层材料工程解决方案。
这个整合材料解决方案在高真空条件下将ALD、PVD、CVD、铜回流、表面处理、界面工程和计量这七种不同的工艺技术集成到一个系统中。其中，ALD选择性沉积取代了ALD共形沉积，省去了原先的通孔界面处高电阻阻挡层。解决方案中还采用了铜回流技术，可在窄间隙中实现无空洞的间隙填充。通过这一解决方案，通孔接触界面的电阻降低了50%，芯片性能和功率得以改善，逻辑微缩也得以继续至3纳米及以下节点。
说穿了，设备厂，晶圆厂，都在寻找新材料，新工艺，新设备，来解决互联层的问题。
SMIC的CEO梁总，当年在台积电与IBM的0.13铜工艺上一战成名，也就是因为梁总精通互联层各种技术细节，所以能带领SMIC在短期内实现技术突破。
从SoC到PCB，传统技术已到极限，异构架集成异军突起。
摩尔定律从更广的层面来讲，就是要不断提高芯片的性能，丰富芯片的功能，如果用两个字来精确的描述就是：整合。
不断的整合，把更多的功能整合到一起，同时缩小体积，提高性能。
问题来了，怎么做？
40年前开始，工程师们用PCB连线来解决整合问题，需要啥功能就在PCB板上加啥功能芯片。最典型就是电脑的主板。一块PCB板上有CPU，有音频处理芯片，网络接口处理芯片，有电源管理芯片，有时钟芯片，有USB芯片，还必须要有PCI-E显卡的接口，硬盘的接口，最后用南北桥主控芯片，来管理整个PCB功能。
于是各位看到的主板， 都又大又复杂。
对于主机电脑来讲，也许对空间不敏感，所以大多能容忍这庞大的体积。
但是对于其他小体积的电子产品比如手机，平板电脑，以及穿戴设备，这根本是没办法用的。
能不能把几种芯片的功能合到一起，这样不就又省空间，又省成本了吗？
对了，这种设计思路就叫SoC化，最典型的就是AMD的推土机。
当年AMD，把CPU和GPU合到一起，称为APU，就是典型的SoC设计，AMD的芯片把视觉处理芯片的功能和CPU的功能合二为一了！而且还提供了不弱于独立显卡的性能。
再往前，速龙时代，当英特尔还在被奔腾“胶水双核”PD8系列/9系列巨大的发热量和鸡肋的性能折磨的死去活来的时候，AMD早就把前端总线功能（FSB）从北桥整合进CPU，直接在CPU内部集成了内存总线控制功能，不仅省下不少成本，而且效果拔群。
之后英特尔也依样画葫芦，在后续的酷睿系列CPU也拿出类似的方案，于是之后的电脑主板，北桥芯片就彻底消亡了，仅剩下南桥芯片。
从手机上来讲，也是如此，早期的智能手机的基带芯片，GPU，CPU，都是分开的，甚至前端射频芯片的LNA，PA，开关，滤波全是一个个独立器件。
但是随着手机性能原来越强，功能越来越多，如果还用这种设计，估计现在手机和当年大哥大有的一拼，甚至发热量会让你觉得你把电饭煲拿在手上。
现在这些GPU，CPU，以及基带功能全部和CPU整合到了一起，甚至手机CPU里还加入了Ai功能。
而那些射频芯片也几乎全部整合到一起，现在叫射频FEM方案。
道理都一样，就是不断整合！
但是从SoC设计角度而言难度大大增加，制造难度也大大增加。
各位可以想象，在手机的CPU内部又要集成逻辑控制单元，基带单元，还要有图形处理单元，Ai计算单元，存储单元（SRAM），以及控制他们的I/O总线单元，和外部内存交换数据的内存控制总线，以及供能的电源IC，这是多大的设计难度？
螺蛳壳里做道场……
最可怕的是这些内部功能模块的晶体管，有时候还都不一样！真的是要把晶圆制造的人逼疯……
所以一颗多功能，高性能的SoC芯片从设计成本到生产成本，直接和坐火箭一样。现在一颗手机7nm芯片的设计+研发+流片制造成本大概需要3亿美金左右，而时间也需要2年。
巨大的研发成本，生产成本和时间成本下，还想着摩尔定律晶体管成本降一半？不给你翻倍就不错了！而且设计公司要卖很多很多芯片才能摊平这可怕的研发投入！不是大公司压根扛不住这样的投入。
所以SoC化最大的问题就是成本的问题，同时对于FAB而言，工艺研发也是个巨大的无底洞。
于是第三种整合手段就出来了，芯片级异构架集成。
乌合麒麟之前提到的英特尔3D封装技术，其实勉强算半个，真正牛逼的是台积电。
2020年台积电将他们的 2.5D 和 3D 封装产品合并为一个单一的、全面的品牌3DFabric。
其中，2.5D封装技术CoWoS可分为 CoWoS 和 InFO 系列。首先看CoWoS技术，可以分为以下几种：
1、CoWoS-S
用于die到die再分布层 (redistribution layer：RDL) 连接的带有硅中介层的“传统”基板上晶圆上芯片（chip-on-wafer-on-substrate with silicon interposer ）正在庆祝其大批量制造的第 10 年。
2、CoWoS-R
CoWoS-R 选项用有机基板中介层取代了跨越 2.5D die放置区域范围的（昂贵的）硅中介层。CoWoS-R 的折衷是 RDL 互连的线间距较小——例如，与 CoWoS-S 的亚微米间距相比，有机上的间距为 4 微米。
3、CoWoS-L
在硅 –S 和有机 –R 中介层选项之间，TSMC CoWoS 系列包括一个更新的产品，具有用于相邻die边缘之间（超短距离）互连的“本地”硅桥。这些硅片嵌入有机基板中，提供高密度 USR 连接（具有紧密的 L/S 间距）以及有机基板上（厚）导线和平面的互连和功率分配功能。请注意，CoWoS 被指定为“chip last”组装流程，芯片连接到制造的中介层。再看2.5D封装技术InFO。
据介绍，InFO 在载体上使用（单个或多个）裸片，随后将这些裸片嵌入molding compound的重构晶圆中。随后在晶圆上制造 RDL 互连和介电层，这是“chip first”的工艺流程。单die InFO 提供了高凸点数选项，RDL 线从芯片区域向外延伸——即“扇出”拓扑。
如下图所示，多die InFO 技术选项包括：
InFO-PoP：“package-on-package” InFO-oS：“InFO assembly-on-substrate”
台积电的3D封装技术则是SoIC。据台积电介绍，公司的3D 封装与 SoIC 平台相关联，该平台使用堆叠芯片和直接焊盘键合，面对面或面对背方向 -表示为 SoIC 晶圆上芯片（chip on wafer）。硅通孔 (TSV) 通过 3D 堆栈中的die提供连接。
据台积电介绍，晶圆级系统整合技术（WLSI）在日益复杂的应用领域中藉由混合与匹配不同平台而迅速发展。这些包含在晶圆级系统整合范围内的技术被命名为3DFabric，因为它能够实现精细间距的芯片到芯片连接，以及利用现有晶圆制程的统合制造理念。
一个比较典型的案例，就是海思的麒麟和巴龙5000基带芯片与内存的封装方案。
撬开主板正面的美光8GB LPDDR4内存芯片，可以看到海思半导体的Hi3680 GFCV150芯片，即麒麟980处理器。而在三星LPDDR4X内存芯片之下，则是海思半导体的Hi9500 GFCV101芯片，也就是巴龙5000基带芯片。
好家伙，台积电直接把麒麟芯片和美光的内存芯片封装到一起，还把巴龙5000基带芯片直接和三星内存芯片封装到一起。
典型的新型封装方案。
为什么不把内存和CPU，内存和基带直接用SoC设计到一起，直接生产？道理很简单，因为内存的晶体管单元和CPU的基带的完全不同，制造工艺也完全不同，根本没办法一起生产，所以只能用先进封装的方式整合到一起。
因为封装到一起之后，体积几乎没有太大变化（厚度略有增加），但是工艺难度大幅降低，成本也大幅降低，同时性能又大幅上升，功能性丝毫不缩水。
OK，完美符合摩尔定律。
事实上，国产NAND FLAHS厂商长江存储做的Xtacking技术也几乎有异曲同工之妙。
Xtacking，也是把互联层和晶体管分开生产，在两片wafer上分别加工制造，最后切割下来整合到一起。这不仅降低了工艺难度，节省了成本，直接通过一种另类的工艺直接跳上了新台阶，据洒家所知，预计最快2021年8月份，长江存储的192层NAND就能面世，从128层到192层研发时长，远低于SK海力士和三星。
再联想到洒家上一篇文章所写的Chiplet技术，几乎也是一模一样的思路。这必然是中国后摩尔时代要走的技术路线。
在经历几十年的摩尔定律的整合之路之后，PCB由于其自身性能问题限制了发展，SoC 因为高昂的设计成本，流片成本也渐渐力不从心，未来将是异构价系统级集成Sip/Chiplet技术的时代。
Chiplet技术的优点不言而喻，极大的降低了设计难度，极大的降低了工艺制造难度，3D堆叠封装技术可以随时增加各种功能的Chip(芯粒)，保证其灵活性，而发热量和体积增加则非常有限。
所以Chiplet 技术被称为后摩尔时代的第一接班人。
回到最前，别说用两个14nm 的芯片堆叠搞出媲美7nm的芯片，就是28nm都能做到！
最后再好好看到这张图。
未来芯片会继续往两个方向发展一个是传统摩尔定律也就是SoC化整合，（上图纵轴）从设计的角度和先进工艺的角度继续提高芯片的性能，丰富其功能。
第二条路线就是Chiplet异构架集成（上图横轴），把不同工艺不同功能的芯片用先进封装的方式整合到一起，不仅降低了成本，降低了工艺难度，降低了设计难度，提高了芯片设计效率（设计时间直接从2年砍到6个月）。
这些模电（0.13u工艺），射频（0.18u工艺），电源（90nm-65nm工艺），MEMS（0.5u工艺）整合到一起，在SoC设计上是难以实现的，工艺上也很难做到，但是Chiplet则可以轻松做到。
还有谁说两个14nm干不过7nm的？还有谁？
